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Kurzfassung

Es geht darum, die Sicherheit, Verfügbarkeit und Zuverlässigkeit von elektronischen Rechensystemen zu erhöhen. Die vorliegende Erfindung betrifft ein Verfahren zur Erkennung und zum Beheben von Fehlern, die bei Rechnern im Verlauf von arithmetischen Operationen, z.B. „Inkrement“ und „Dekrement“, auftreten.

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Hintergrund

Grundsätzliche Lösungsansätze dieser Art sind unter den Begriffen „Dual Mode Redundancy“ (für Fehlererkennung) bzw. „Triple Mode Redundancy“ (für Fehlerbehebung) bekannt. Das neue Verfahren soll hingegen eine Effizienzsteigerung bieten. Es soll gelingen, eine fehlerhafte Ausführung einer Operation unmittelbar zu erkennen.

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Bilder & Videos

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Lösung

Die Erfindung sieht vor, die Rechenoperation sowohl auf üblichem Weg als auch – für wenige zusätzliche Bits - auf einem Sicherungsweg durchzuführen. In beiden Fällen werden sogenannte Kontrollbits berechnet, die dann verglichen werden. An der Universität ist geplant, ein Projekt zum Thema „Safety“ durchzuführen, das die Erfindung zum Gegenstand hat. In Abb. 1 ist die Nutzung eines fehlererkennenden Programmzählers innerhalb einer CPU nach Von-Neumann dargestellt. Hier wird das ständig stattfindende Inkrement überwacht, da Fehler an dieser Stelle garantiert zu schweren Programmfehlern führen. Die Erfindung ist sowohl für die Operationen Addition/Substraktion als auch für Inkrement/Dekrement zur Fehlererkennung und –behebung geeignet.

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Vorteile

• Effizienzsteigerung durch gezielte Redundanz
• Sicherheit, Verfügbarkeit und Zuverlässigkeit von elektronischen Rechensystemen erhöhen
• Fehlerhafte Ausführungen von Operation sollen sofort erkannt und ggf. korrigiert werden

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Anwendungsbereiche

Erhöhung von Sicherheit, Verfügbarkeit und Zuverlässigkeit von elektronischen Rechensystemen

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Service

Lizenz zur gewerblichen Nutzung Kooperation möglich